admin 发表于 2019-12-30 21:22:15

关于IC设计中的静态漏电流问题

在芯片流片之后,需求测验芯片的静态漏电流的规划是否达标,假如芯片的静态电流过大,比如应用到手机、笔记本电脑等需求电池供电的芯片会严峻的影响待机时间,使芯片的在市场竞争处于不利方位,所以静态功耗需求慎重考虑。本人在五年前负责后端规划的一个SOC芯片,该芯片嵌入了SRAM、eeprom等模块,芯片的前后端规划和验证都十分充沛,并且在FPGA板上验证都没有问题,可谓是万事具备只欠东分,就等芯片流片回来测验,时间不负有“芯人”,芯片流片回来,一切的功用测验在测验工程师的一个个不同的测验向量在芯片,十分的顺畅。不同的worst 、type 、 best corner都能正常经过,可谓时序功用双丰收。http://file.elecfans.com/web1/M00/52/4D/pIYBAFsR94-AQ2trAA9UOjVMSZI769.png 在测芯片的AC参数如PAD的高低电平,也到达规划目标。而该测验的芯片的静态漏电流也到达了目标的10uA.大伙都以为规划十分的成功。但是在芯片在可靠性测验和成品率剖析中发现了问题,有的芯片的最大漏电流到达300uA,最小的漏电流2uA,并且从测验芯片的概率来剖析成线性散布。发现了使用了各种不同的上电次序如先1.8v后3.3v一切的输入都接固定的电平如VDD或者VSS,却保一切的双向PAD为输出状况,目的是防止输入为悬空状况,而导致漏电流变大。但是芯片漏电流大的仍是大,漏电小的仍是小。于是我联想到是不是foundry厂家生产良率问题形成的?我就这问题还专门的咨询个foundry,厂家也给我提了很多建议,如检查生产后的PCM参数,如厂家在wafer上有选择抽区10个检测点,假如有一到两个PCM 参数有少数的失真归于比较正常的规划范围。找到了生产后foundry产家寄回来的PCM 参数表,下载产家网站上生产前的PCM参数,细心的比照只有一个测验点有一个NMOS的域值电压有点超支。后来探问与我们一同做MPW的所的规划的芯片,他们的芯片在静态电流上十分正常,与规划的目标uA级的,上下动摇不超越2uA。这样有排除了foundry生产上的良率或许形成的问题。在漫长的测验和评论,前端与后端规划工程师都以为自己的规划没有问题,甚至都在心底都怀疑对方规划存在缺乏,只是没有上升到揭露的台面上的争持。后来在失望中,又想到了一个办法,那就是做EMMI(也就是微光摄影),微光摄影是在上海宜硕做的,相片寄回来,果然在漏电流最大的几个芯片存在亮点,并且亮点的方位在同一个方位,补偿阐明有亮点阐明有大的漏电流。从亮点的所在芯片的方位是在数字逻辑上,而不是在芯片的模仿方位,假如是模仿部分那还好说,如有大电流的比较器或者放大器,自身会存在PMOS和NMOS一起道通导致短路电流。假如短路电流比较大如超越80uA,也会在EMMI上也会拍出来。既然出在数字电路门电路上,那么只有两种或许导致大电流:情况1:在该区域的MOS地图规划没有满足foundry给出latch up的规划规则,而导致MOS由于寄生的三极管发作了正反馈电流急剧添加。而正反馈是不受操控的直至MOS被损坏。 情况2:有或许该数字门电路的输入端悬空,有或许导致PMOS和NMOS一起导通,存在短路电流,假如MOS管的尺度越大表现出来的漏电流就越大。 从本能上,我首先要怀疑的后端地图是不是出了问题,根据相片上的亮,经过相片上可见的顶层和模糊的基层的比较大的stripe金属电源地,定位出来的逻辑门器材是一个比较大驱动的BUF单元,我看了地图的加了满足的well tap 和sub tap ,且一切BUF的MOS管单元离tap的间隔不超越20微米,我可以必定不或许发作在地图上发作latch up 效应的。假定假如整的发作了 latch up,由于latch up是受操控的,那么在功用测验上一定为表现出该单元的逻辑功用会失效,并且是永久性的,是不或许恢复的,直到该区域的MOS器材被焚毁,除非及时关掉电源,只需上电就回发作。但是逻辑功用上剖析该BUF单元影响的逻辑功用并没有出错啊,并且在高温下测验该功用也正常,从latch up角度剖析越是高温就越容易发作 latch up.所以更进一步的正式不是latch up 导致的大电流。那么另一种或许是BUF的输入是悬空,导致电流从VDD经过PMOS NMOS 到GND上的大短路电流。从亮点上的BUF的第一个反向器的尺度比较大,我又用SPICE仿真,在GND和NMOS管加了一个1K欧姆的电阻,在输入模仿的加上一个不确定的逻辑状况的电压,最大的漏电流测验有80uA左右,符合EMMI亮点的所需电流的条件。那么就追BUF的输入是从何而来,最终查出是衔接eeprom的输出,那么是不是eeprom的输出是不是有Z的高阻,找电路人员剖析了eeprom的阐明文档的确有输出Z的状况,且受OEN信号操控,但OEN为高时输出为高阻,碰巧的是给出测验漏电流条件OEN始终没有为高,由于在高阻buffer的电压是随机散布的,在测验漏电流计算散布存在最大和最小之间随机大小的电流。好家伙问题找到,后来前端工程师修改了测验向量,在测漏电流是eeprom的OEN为低使eeprom的输出为稳定的逻辑状况,果然芯片漏电有300uA的芯片有回到了2uA漏电流。这个看起来简单的问题,假如在规划中不注意的话,会带来比较大的麻烦,其实在后端工程师也是有职责的,假如细心的检查文挡,可以在象SRAM EEPROM的输出有高阻的pin第一级单元选用尽量小尺度的mos门器材,即便有高阻导致短路电流,但也是很小的。总结,芯片规划前后工程师需求杰出的交流,补偿各个层次方面知识的缺乏,尽或许多提出些或许存在的风险性的问题。这样才干做出好的芯片。



ajopizi 发表于 2019-12-30 06:09:50

写的真的很不错

◆贪恋剧情小丑 发表于 2019-12-30 19:31:20

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ujerewaxohubi 发表于 2019-12-30 04:59:30

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原来如此 发表于 2019-12-30 05:53:04

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iriroayele 发表于 2019-12-30 22:01:55

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kixemaxu 发表于 2019-12-30 05:54:55

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ebahazageme 发表于 2019-12-30 14:40:55

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嘴唇干了我吻你 发表于 2019-12-30 02:21:14

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gikmoucofaz 发表于 2019-12-30 13:41:38

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