admin 发表于 2019-12-30 20:56:22

IC设计前后端流程与EDA工具介绍

IC规划,Integrated Circuit Design,或称为集成电路规划,是电子工程学和计算机工程学的一个学科,其首要内容是运用专业的逻辑和电路规划技术规划集成电路(IC)。  IC的规划能够分为两个部分,分别为:前端规划(也称逻辑规划)和后端规划(也称物理规划),这两个部分并没有统一严厉的界限,凡涉及到与工艺有关的规划可称为后端规划。
  IC规划办法   IC规划是将体系、逻辑与性能的规划要求转化为具体的物理版图的进程, 也是一个把产品从笼统的进程一步步具体化、直至终究物理实现的进程。为了完结这一进程, 人们研讨出了层次化和结构化的规划办法:层次化的规划办法能使杂乱的体系简化,并能在不同的规划层次及时发现错误并加以纠正;结构化的规划办法是把杂乱笼统的体系划分成一些可操作的模块,答应多个规划者一起规划,而且某些子模块的资源能够共享。
  http://file.elecfans.com/web1/M00/4F/5D/pIYBAFrYam6AQn19AABwsPNOu9s793.jpg   IC规划前后端流程与EDA东西介绍   前段规划的首要流程:
  1、规范拟定
  芯片规范也就像功用列表一样,是客户向芯片规划公司(称为Fabless,无晶圆规划公司)提出的规划要求,包括芯片需求到达的具体功用和性能方面的要求。
  2、详细规划
  Fabless依据客户提出的规范要求,拿出规划解决方案和具体时刻架构,划分模块功用。
  3、HDL编码
  使用硬件描述语言(VHDL、Verilog HDL,业界公司一般都是用后者)将模块功用以代码来描述实现,也便是将实践的硬件电路功用经过HDL语言描述出来,构成RTL(寄存器传输级)代码。
  4、仿真验证
  仿真验证便是查验编码规划的正确性,查验的规范便是第一步拟定的规范。看规划是否满足了规范中的全部要求。规范是规划正确与否的黄金规范,全部违背不符合规范要求的,就需求从头修改规划和编码。规划和仿真验证是重复迭代的进程,知道验证成果显示完全符合规范规范。仿真验证东西:Mentor公司的Modelsim,Synopsys的VCS,还有Cadence的NC-verilog均能够对RTL级的代码进行规划验证,该部分个人一般是用第一个-Modelsim。该部分称为前段仿真,接下来逻辑部分归纳之后再一次进行的仿真能够称为后仿真。
  5、逻辑总和-Design Compiler
  仿真验证经过,进行逻辑归纳。逻辑归纳的成果便是把规划实现的HDL代码翻译成门级网表netlist。归纳需求设定约束条件,便是你希望归纳出来的电路在面积、时序等方针参数上到达的规范。逻辑总和需求基于特定的归纳库,不同的库中,门电路根本规范单元(standardcell)的面积,时序参数是不一样的。所以,选用的归纳库不一样,归纳出来的电路在时序,面积上是有差异的。一般来说,归纳完结后需求再次做仿真验证(这个也称为后仿真,之前的称为前仿真)逻辑归纳东西Synopsys的Design Compiler,仿真东西挑选上面的三种仿真东西均可。
  6、STA
  State TIming Analysis (STA),静态时序剖析,这也属于验证领域,它首要是在时序上对电路进行验证,查看电路是否存在建立时刻(setup TIme)和保持时刻(hold TIme)的违例(violaTIon)。这个是数字电路基础知识,一个寄存器出现这两个时序违例时,使没有办法正确采样数据和输出数据的,所以以寄存器为基础的数字芯片功用肯定会出现问题。STA东西有Synopsys的prime time。
  7、形式验证
  这也是验证领域,他是从功用上(STA是时序上)对归纳后的网表进行验证。常用的便是等价性查看办法,以功用验证后的HDL规划为参考,比照归纳后的网表功用,他们是否在功用上存在等价性。这样做是为了博啊正在逻辑归纳进程中没有改变原先HDL描述的电路功用。性试验真东西有Synopsys的Formality。前端规划的流程暂时写到这里。从规划程度上来讲,前端规划的成果便是得到芯片的门级网表电路。
  http://file.elecfans.com/web1/M00/4F/59/o4YBAFrYan2AYVttAAB2DcEaI0U743.jpg   Backend design flow后端规划流程
  1、DFT
  Design For Test,可测性规划。芯片每步往往都自带测验电路,DFT的意图便是在规划的时分就考虑将来的测验。DFT的常见办法是,在规划中插入扫描链,将非扫描单元(如寄存器)变为扫描单元。DFT东西Synopsys的DFT Compiler。
  2、布局规划(FloorPlan)
  布局规划便是放置芯片的宏单元模块,在总体上确认各种功用电路的摆放方位,如IP模块,RAM,I/O引脚邓邓。布局规划能直接影响芯片终究的面积。东西为Synopsys的Astro
  3、CTS
  Clock Tree Synthesis,时钟树归纳,简单点说便是时钟的不限。由于时钟信号在数字芯片的全局指挥效果,它的分布应该是对称式的连接到各个寄存器单元,从而使时钟从同一个时钟源到达各个寄存器时,时钟推迟差异最小。这也是为什么时钟信号需求单独布线的原因。CTS东西,Synopsys的Physical Compiler.
  4、布线(Place & Route)
  这里的布线便是普通信号布线了,包括各种规范单元(根本逻辑门电路)之间的走线。
  http://file.elecfans.com/web1/M00/4F/5D/pIYBAFrYao2AF9E4AABcGNZReWQ858.jpg


iewuyonoje 发表于 2019-12-30 09:59:55

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usadumqeayoze 发表于 2019-12-30 01:01:53

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巴黎街头的孤单 发表于 2019-12-30 00:54:45

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elouicayisih 发表于 2019-12-30 09:26:47

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orwuiteroba 发表于 2019-12-30 11:21:03

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usijoke 发表于 2019-12-30 00:58:40

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